Übersicht zu GateMateTM FPGA
Die GateMateTM FPGA-Familie der Cologne ChipTM AG basiert auf einer neuartigen FPGA-Architektur, die ein spezielles Logikelement namens Cologne Programmable Element (CPE) mit einer intelligenten Routing-Engine kombiniert. Darüber hinaus sind Multiplizierer beliebiger Größe realisierbar. Speicherbasierte Anwendungen können Block-RAMs mit Bitbreiten von 1 bis 80 Bit verwenden. Auch bitweises Enable ist möglich.
General Purpose IOs (GPIOs) können unterschiedliche Spannungspegel von 1,2 bis 2,5 Volt benutzen. GPIOs können als Single-Ended oder LVDS konfiguriert werden. Weiterhin steht eine schnelle SERDES-Schnittstelle zur Verfügung.
GateMateTM FPGAs werden von der Software EasyConvertTM unterstützt, sodass vorhandene FPGA-Designs ohne neue Synthese einfach von exisitierenden Designs übernommen werden können. Die P&R-Software konvertiert das Design und implementiert es für GateMateTM FPGAs. Eine Static Timing Analysis (STA) wird ebenfalls immer durchgeführt und gibt Aufschluss über kritische Pfade und die Leistungsbewertung der Implementation. Das Design kann mithilfe von Verilog-Netzlisten und SDF-Timing-Extraktion einfach simuliert werden.
GateMate FPGAs werden im GlobalfoundriesTM 28 nm SLP-Verfahren (Super Low Power) hergestellt. Aufgrund der in Europa ansässigen Produktion besteht keine Gefahr von Handelsbeschränkungen oder hohen Zöllen.
Technische Merkmale von GateMateTM FPGA
- Logikkapazität von 40.000 auf mehr als eine Million LUT 4-Äquivalente
- Neuartige Architektur mit innovativem programmierbaren Element (CPE)
- CPE besteht aus LUT-tree mit 8 Eingängen
- 3 Betriebsbereiche: low-power, economy, speed
- FPGA im Ball Grid-Gehäuse für geringe Größe und hohe Pinanzahl
- Nur 2 Signallagen auf der Leiterplatte erforderlich
- Niedrige Anzahl von Konfigurationsbits
- Sehr schnelle Konfiguration mit 4-Bit-SPI-Schnittstelle bis 100 MHz
- Keine überhöhten Anlaufströme
- Es werden nur zwei Versorgungsspannungen benötigt, die in beliebiger Reihenfolge angelegt werden können
- Mehrere Taktschemata
- Dual-Port-Block-RAMs mit 20-80 Bit Datenbreite, auch als FIFO konfigurierbar
- Multiplizierer mit beliebiger Bitbreite der Faktoren implementierbar
- SERDES 2,5 Gbit/s
- General Purpose IOs (GPIOs), konfigurierbar als Single-Ended oder LVDS
- Pullup-/Pulldown-Widerstände konfigurierbar
- Unterstützung für ADC und DAC mit zusätzlichen IP-Cores
- Core-Spannung je nach Anwendungsmodus: 0,9 V, 1,0 V, 1,1 V
- 28 nm SLP GlobalfoundriesTM-Prozesstechnologie mit geringer Leistungsaufnahme und hoher Performance
- Hergestellt in Europa
- EasyConvertTM-Software zum Migrieren vorhandener Designs zu GateMateTM
- GateMateTM Place & Route mit automatischer Clock-Skew-Optimierung
- Statische Timing Analyse zur Leistungsbewertung
GateMateTM FPGA ist in verschiedenen Größen erhältlich:
- CCGM1A1: 20.480 CPEs | 20.480 8-Inp-LUTtree | 40.960 FF/Latches | 4 PLLs | 1 SERDES | 320 BGA Balls | 15x15 mm
- CCGM1A2: 40.960 CPEs | 40.960 8-Inp-LUTtree | 81.920 FF/Latches | 8 PLLs | 2 SERDES | 320 BGA Balls | 15x15 mm
- CCGM1A4: 81.920 CPEs | 81.920 8-Inp-LUTtree | 163.840 FF/Latches | 16 PLLs | 4 SERDES | 320 BGA Balls | 15x15 m
- CCGM1A9: 184.320 CPEs | 184.320 8-Inp-LUTtree | 368.640 FF/Latches | 36 PLLs | 9 SERDES
- CCGM1A16: 327.680 CPEs | 327.680 8-Inp-LUTtree | 655.360 FF/Latches | 64 PLLs | 16 SERDES
- CCGM1A25: 512.000 CPEs | 512.000 8-Inp-LUTtree | 1.024.000 FF/Latches | 100 PLLs | 25 SERDES