14. - 16. März 2017 // Nürnberg, Germany

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Neue Protium Rapid Prototyping Platform und Erweiterung der Low-Power-Verifikation in der System Development Suite

Highlights:

• Protium Rapid Prototyping Plattform bietet Flow-Kompatibilität für Palladium und verkürzt die Bring-up-Zeit um 70 Prozent gegenüber anderen Lösungen am Markt

• Neue Protium Rapid Prototyping Platform erweitert die Kapazität gegenüber der  bisherigen Generation um das Vierfache

• Palladium XP II Verification Computing Platform unterstützt jetzt IEEE 1801 für eine bessere Low-Power-Verifikation

Cadence® Protium™ Rapid Prototyping Platform ermöglicht eine höhere Produktivität bei der Software-Entwicklung und unterstützt den IEEE 1801 Low-Power-Standard in der Cadence Palladium® XP II Verification Computing Platform. Durch diese Erweiterung der Cadence System Development Suite können System- und Halbleiter-Unternehmen aus dem Mobilfunk-, Consumer-, Netzwerk- und Speicherbereich wichtige Design-Herausforderungen adressieren, wie ein frühzeitiges Software-Bring-up und eine Reduzierung des Stromverbrauchs.

Die Protium Plattform basiert auf Xilinx® Virtex®-7 2000T FPGAs und ist eine FPGA Prototyping-Plattform der zweiten Generation von Cadence für die Software-Entwicklung. Sie verbessert die Produktivität durch eine Reduzierung der Bring-up-Zeit von Prototypen um bis zu 70 Prozent gegenüber anderen Lösungen am Markt. Dadurch lässt sich der Prozess von Monaten auf wenige Wochen verkürzen. Mit der Kompatibilität zum Palladium-Flow, steht eine vierfache Kapazitätserweiterung gegenüber der vorherigen Generation und eine Unterstützung von bis zu 100 Millionen Gates zur Verfügung. Die Protium Plattform ermöglicht Software-Entwicklung und Durchsatz-Regressionen mit Hilfe eines vollautomatischen Flows und der Fähigkeit benutzergesteuerte Leistungsoptimierungen auszuführen. Die Protium Plattform erlaubt außerdem eine automatisierte Speicher-Kompilation und unterstützt große externe Speicher sowie eine RTL-Namenbeibehaltung über den gesamten Flow. Dadurch lassen sich mühsame und fehleranfällige manuelle Bring-up-Schritte bei FPGAs minimieren und die Time-to-Market verkürzen.

Die Low-Power-Analyse und Verifikation sind entscheidende Bestandteile der System- und System-On-Chip (SoC) Signoff-Kriterien. Cadence hat die Dynamic Power Analysis in der Palladium XP II Platform über die Unterstützung des Common Power Format (CPF) hinaus erweitert und eine Verifikations- und Debugging-Unterstützung für den IEEE 1801 Standard hinzugefügt. Die Cadence System Development Suite bietet jetzt einen integrierten und konsistenten Low-Power-Flow für Ingenieure, die einen der beiden Leistungsstandards nutzen. Damit stehen ein einheitlicher Leistungsplan und Metriken sowie eine integrierte Debugging-Analyse über die gesamte formale Analyse und Simulation von Incisive® sowie die Palladium-Plattformen zur Verfügung.

Weitere Informationen über die Protium Rapid Prototyping Platform, die Low-Power-Unterstützung der Palladium XP II Platform und die Cadence System Development Suite finden Sie unter: www.cadence.c

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