AMS IC-Design mit Intelligent IP

Der Entwurf integrierter Schaltungen und Systeme ist praktisch nur noch mittels Softwarelösungen effizient. Während der Entwurf digitaler Schaltungen weitestgehend automatisiert ist, werden analoge Komponenten zum Großteil immer noch manuell entworfen. Mit der steigenden Miniaturisierung wird diese Aufgabe noch komplexer und daher fehleranfälliger. Daraus folgen lange Entwicklungszyklen und hohe Kosten. »Intelligent IPs« (IIP) wirken dem mit Automatisierung und systematischer Strukturierung des analogen Schaltungsentwurfs entgegen. IIP ermöglicht so einen sicheren Entwurf sowie die Nachnutzung Ihrer IPs.

»Intelligent IP« ist eine innovative Lösung, um den Schaltplan wiederverwendbar zu implementieren und Layout-Komponenten innerhalb von Sekunden automatisch zu generieren. Mit IIP werden die am häufigsten verwendeten analogen Bausteine ​​automatisch in mehrere Technologien und Knoten migriert. Die benutzergesteuerte Automatisierung gewährleistet eine optimale Steuerung der Generierung, indem Schaltplan, Symbole und Layout aus einer Hand erstellt werden.

Mit Intelligenten IPs bietet Ihnen das Fraunhofer IIS/EAS eine erprobte Lösung für die Automatisierung des analogen Schaltungsentwurfs.

Ihr Mehrwert:

Durch die automatische Migration von analogen Komponenten erhöhen wir die Zuverlässigkeit Ihres Entwurfs und senken das Risiko bei der Einführung neuer Produkte:

• Wiederverwendbarkeit von analogem IP bei Wechsel des Halbleiterherstellers und/oder des Technologieknotens
• Bis zu 80% Reduktion Ihrer Entwicklungszeit und -kosten durch intelligente Portierung sowie Full-Custom-IIP
• Hohe Designsicherheit durch automatisierte IP-Generierung

Features unserer Intelligent IPs:

• Design-Portierung analoger Schaltungen per Knopfdruck
• Flexibilität bezüglich elektrischer, geometrischer und topologischer Anforderungen
• Konfigurierbar für verschiedene Anwendungen und Technologien
• Hochautomatisierter Entwurf der kompletten Designdaten (Schaltplan, Layout, Simulationsmodell, Testbench etc.)
• Unterstützung von Technologien im Bereich von 350 nm bis 22 nm