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26. - 28. Februar 2019 // Nürnberg, Germany

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Mit OrCAD Sigrity ERC entdecken Sie Signalintegritäts-Problemstellen ohne Simulation. OrCAD Sigrity ERC liest die Geometriedaten des Leiterplattenlayouts und den Lagenaufbau ein. Basierend auf diesen Informationen und ohne zusätzliche Simulationsmodelle kann das Tool eine Analyse über alle Netze auf der Leiterplatte durchführen. Damit werden die Impedanz und die elektrische Kopplung für jedes Teilstück einer Leitung berechnet. Als Ergebnis erhält der Anwender interaktive Grafiken, aus denen kritische Impedanzdiskontinuitäten oder starke Kopplung grafisch leicht zu erkennen sind.

Klickt man in der Auswertung auf eine Problemstelle, zoomt die Ansicht ins Layout an genau die Stelle, wo die Ursache des Problems im Layout zu sehen ist. Eine mögliche Ursache für die Impedanzdiskontinuität könnte beispielsweise eine Unterbrechung in der zugehörigen Referenzlage für den Rückstrompfad sein.

Bei standardisierten Schnittstellen empfiehlt sich die gleiche Anzahl der Durchkontaktierungen auf dem Addressbus und dem Datenbus. Unterschiede in der Anzahl der Vias für solche Busse werden erkannt und angezeigt.

Im Fall von differentiellen Signalen wird auch analysiert, ob die beiden Leitungen in Phase sind. Ebenfalls über eine Grafik wird angezeigt, an welcher Stelle auf der Leitung die Signale aus der Phase laufen und es kann per Klick ins Layout gezoomt werden.

Mit einer durchschnittlichen Vorbereitungszeit von nur 2 Minuten ist bereits eine Analyse für Electrical Rule Checks in OrCAD Sigrity ERC aufgesetzt. Simulationsmodelle sind nicht erforderlich. Die Analyse dauert je nach Komplexität der Leiterplatte etwa 10 bis 20 Minuten.

Als Ergebnis werden eindeutige grafische Reports ausgegeben, aus denen sich klare Arbeitsanweisungen ableiten lassen.

•       Impedanz-Diskontinuitäten

•       Kopplung zu anderen Leitungen

•       Unterschiedliche Anzahl von Vias im BUS

•       Signale aus Phase bei differentielle Paaren

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